Micron écarte la DRAM 4F² et mise sur le collage de wafers et la mémoire 3D, tandis que ses concurrents choisissent une autre voie

Micron choisit une autre voie pour la prochaine décennie de la mémoire

Micron Technology continuera de développer sa structure de cellule DRAM existante en 6F², plutôt que d’adopter la conception plus compacte en 4F² explorée par Samsung Electronics, SK Hynix et le chinois ChangXin Memory Technologies (CXMT). Sa stratégie associe de nouvelles améliorations de la DRAM conventionnelle, le collage de wafers et, à terme, le développement de la DRAM 3D.

Lors de son webinaire technologique du 21 octobre 2026, Micron a fixé une date précise pour la prochaine étape majeure : le début de la production en volume de DRAM 1-delta à Boise, dans l’Idaho, au second semestre 2027. L’entreprise vise une hausse de la densité de bits de l’ordre de 20 à 25 % par rapport à sa génération actuelle, la 1-gamma, ce qui permettrait de stocker davantage de données sur la même surface de puce.

Scott DeBoer, président et directeur de la technologie et des produits de Micron, a déclaré que l’entreprise voyait des limites physiques fondamentales à la miniaturisation de la technologie 4F². Selon la présentation de Micron, l’entreprise a étudié cette architecture pendant plus de 20 ans sans trouver de voie de miniaturisation viable.

Samsung et SK Hynix suivent une autre voie. Les deux groupes étudient des structures à transistors verticaux destinées à rendre le 4F² viable avant une transition ultérieure vers la DRAM 3D. CXMT explore également cette conception pour les mémoires de serveurs, malgré les restrictions qui limitent son accès aux équipements avancés de fabrication de puces.

La concurrence se joue sur une question pratique : quelle approche permettra de produire une mémoire plus fiable à moindre coût ? Micron parie que le prolongement d’une conception de cellule éprouvée, conjugué à une évolution de la fabrication et de l’assemblage des puces, répondra mieux aux besoins des clients qu’un passage au 4F².

Pourquoi une cellule plus petite suscite un débat plus vaste

La DRAM est la mémoire vive qui stocke les informations dont un ordinateur a besoin rapidement. Chaque cellule mémoire classique stocke un bit de données à l’aide d’un transistor, qui agit comme un interrupteur, et d’un condensateur, qui conserve une charge électrique.

Les appellations 6F² et 4F² décrivent l’emprise d’une cellule par rapport à une dimension de fabrication appelée F. À valeur de F égale, passer de six unités de surface à quatre réduirait d’un tiers l’emprise théorique de la cellule. Dans une disposition idéale, cela permettrait d’intégrer 50 % de cellules supplémentaires sur la même surface, puisque six divisé par quatre vaut 1,5.

Les réserves de Micron portent principalement sur le condensateur. Même si un transistor est placé verticalement pour occuper moins d’espace, les condensateurs situés au-dessus doivent disposer d’une place suffisante pour rester stables, conserver leur charge et éviter les interférences avec leurs voisins. DeBoer a indiqué que le pas des condensateurs, c’est-à-dire l’espacement entre eux, constituait la limite fondamentale à la densité de bits de la DRAM.

DeBoer a expliqué le raisonnement de Micron pendant la séance de questions-réponses :

La miniaturisation du 4F² se heurte à des problèmes fondamentaux, qui finiront par conduire à l’adoption de la DRAM 3D plutôt qu’au 4F².

La fabrication impose d’autres contraintes. Les structures plus hautes et plus étroites sont plus difficiles à former de manière homogène, tandis que des connexions électriques plus fines peuvent présenter une résistance supérieure et ralentir la transmission des signaux. L’avantage commercial dépendra du nombre de bits fonctionnels obtenus sur une plaquette une fois ces difficultés résolues.

Ce que Micron prévoit de fabriquer, et à quelle échéance

Micron indique que sa technologie 1-gamma est déjà produite en grande série et qu’elle servira de base à des produits lancés au cours des 12 mois suivants. La génération suivante, la 1-delta, doit équiper notamment la HBM5, la HBM verticale et les mémoires destinées à l’inférence IA au plus près de l’appareil qui l’exécute.

La génération 1-epsilon qui suivra introduira le collage de wafers dans la feuille de route DRAM. Ce procédé permet d’assembler des wafers fabriqués séparément, offrant aux ingénieurs davantage de liberté pour concevoir les cellules mémoire et leurs circuits de soutien à l’aide de différentes étapes de fabrication.

Micron cite également la lithographie EUV à haute ouverture numérique (High-NA EUV) et de nouveaux matériaux parmi les technologies destinées aux générations ultérieures. La High-NA EUV utilise un système optique avancé pour imprimer des motifs plus fins sur les puces. La feuille de route prévoit par ailleurs deux étapes de développement de la DRAM 3D, baptisées 3D1 et 3D2.

• 21 octobre 2026 : Micron expose sa décision de prolonger le 6F² et de développer le collage de wafers et la DRAM 3D.
• Second semestre 2027 : Micron vise le début de la production en volume de DRAM 1-delta à Boise.
• Second semestre 2027 : la montée en production de la NAND de génération 11 doit également commencer.
• Générations DRAM ultérieures : la 1-epsilon introduira le collage de wafers, avant des travaux sur la lithographie avancée, de nouveaux matériaux et la DRAM 3D.
• De 2027 à 2030 : la feuille de route HBM de Micron prévoit successivement la HBM4E, la HBM5, la HBM5E et la HBM6.

Micron n’a fixé aucune date ferme de lancement commercial pour la DRAM 3D. DeBoer a déclaré que la transition dépendrait des coûts, de la complexité de fabrication et des performances des composants, tout en se disant confiant dans la possibilité de développer encore plusieurs générations de DRAM planaire conventionnelle.

Samsung et SK Hynix misent sur les transistors verticaux

L’approche de Samsung associe des transistors à canal vertical, le collage de wafers et des recherches sur un semi-conducteur à oxyde appelé oxyde d’indium, de gallium et de zinc, ou IGZO. Ses travaux avancés sur le 4F² sont en cours depuis environ cinq ans.

L’IGZO est étudié pour réduire le courant de fuite, c’est-à-dire la perte indésirable de charge électrique. Ce phénomène est important, car une cellule DRAM doit conserver sa charge suffisamment longtemps pour que l’ordinateur puisse la lire de manière fiable. Le concept de Samsung consiste à séparer le wafer qui contient les cellules mémoire de celui qui abrite les circuits de soutien, puis à les assembler.

SK Hynix a présenté des travaux associant une plateforme à grille verticale en 4F² au collage de wafers. Le groupe compte s’appuyer sur cette architecture pour augmenter la densité et réduire la consommation, tout en préparant à plus long terme la DRAM 3D.

Selon les projections du secteur, une éventuelle production coréenne de 4F² pourrait débuter vers 2027-2028. Des estimations plus prudentes situent toutefois les volumes significatifs des fournisseurs déjà établis à la fin de 2028, voire au-delà. Ces prévisions dépendent du développement, de la qualification par les clients et du rendement de production, c’est-à-dire de la proportion de puces fabriquées qui fonctionnent correctement.

Le collage de wafers est donc un outil commun à des stratégies concurrentes. Samsung et SK Hynix comptent l’utiliser pour rendre le 4F² viable. Micron prévoit d’y recourir tout en conservant le 6F². Le désaccord porte sur l’architecture des cellules et l’ordre des étapes de développement, et non sur l’utilité du collage.

CXMT cherche une voie de contournement aux restrictions sur les équipements

L’intérêt de CXMT pour le 4F² répond à un autre enjeu : les restrictions limitant son accès aux équipements de lithographie dans l’ultraviolet extrême (EUV). L’entreprise explore une évolution structurelle susceptible d’accroître la densité tout en utilisant des équipements de lithographie plus anciens à base de fluorure d’argon.

Son approche envisagée associe des structures à grille verticale et le collage hybride de wafers de 12 pouces de diamètre. Les matrices mémoire et les circuits logiques périphériques sont fabriqués séparément, puis reliés. Selon les estimations associées à cette approche, la densité de stockage pourrait augmenter de 30 à 50 %.

CXMT vise des modules mémoire DDR5 enregistrés, appelés RDIMM, destinés aux serveurs. L’entreprise a annoncé vouloir lancer un produit avant la fin de 2026 et vise également une qualification par les clients dans le courant de l’année. Le rendement de production, les volumes expédiés et le calendrier d’une montée en puissance commerciale à grande échelle n’ont pas été communiqués.

Plusieurs étapes restent donc à franchir entre l’annonce et une hausse substantielle de l’offre sur le marché. Les clients du secteur des serveurs doivent qualifier la mémoire, et CXMT doit parvenir à la fabriquer de manière constante, à un coût compatible avec des livraisons plus importantes.

Goldman Sachs prévoit que la capacité mensuelle de CXMT en wafers DRAM passera de 290 000 à la fin de 2026 à 513 000 à la fin de 2028. Cela représente une hausse de 223 000 wafers, soit environ 77 %. La banque estime également que CXMT pourrait couvrir d’ici 2028 environ 50 % de la demande chinoise de DRAM et 40 % de celle de HBM.

La HBM impose des exigences qui vont au-delà de la fabrication des cellules mémoire. Elle nécessite également un assemblage avancé, des connexions fiables entre les puces empilées et une puce logique de base performante. L’accès aux équipements et aux procédés nécessaires contribuera à déterminer la vitesse à laquelle CXMT pourra se développer sur les différents marchés de la mémoire.

La HBM verticale place la mémoire directement au-dessus du processeur

Le projet de HBM verticale de Micron modifie l’emplacement de la mémoire dans un système d’IA. La HBM classique empile déjà plusieurs puces DRAM, mais cet empilement se trouve généralement à côté du processeur, sur un interposeur, une plateforme de connexion qui transmet les signaux entre les composants.

La HBM verticale place la mémoire directement au-dessus du processeur. Micron prévoit de recourir au collage hybride, qui relie des contacts très rapprochés, afin de créer des connexions plus courtes et plus denses entre la mémoire et le matériel de calcul.

L’objectif principal est d’accroître la bande passante, c’est-à-dire la quantité de données transférées chaque seconde. Les processeurs d’IA déplacent continuellement de grandes quantités d’informations entre la mémoire et les circuits de calcul. Des connexions plus rapides peuvent leur permettre de consacrer davantage de temps aux calculs et moins à attendre les données.

La chaleur complique la conception. Un processeur puissant dégage beaucoup de chaleur, et la mémoire placée au-dessus doit fonctionner de manière fiable dans cet environnement. DeBoer a indiqué que la bande passante était le principal moteur de la HBM verticale, tandis que la capacité mémoire progresserait à un rythme différent en raison des contraintes thermiques.

Micron développe des solutions de gestion thermique, notamment des diffuseurs de chaleur placés au-dessus des zones les plus chaudes d’une puce de base HBM. L’entreprise travaille également sur la mémoire d’inférence en périphérie verticale, ou vEIM, avec un objectif initial de bande passante d’environ 2 téraoctets par seconde et par module. L’inférence en périphérie consiste à exécuter un modèle d’IA à proximité du lieu où les données sont recueillies ou utilisées.

Les projets de Micron couvrent plusieurs types de structures verticales : le collage de wafers, l’empilement de puces mémoire au-dessus d’un processeur et, à terme, la fabrication de cellules DRAM 3D. Chaque approche répond à un aspect différent du défi consistant à intégrer davantage de mémoire et des connexions plus rapides dans un espace limité.

La progression annuelle de la HBM se heurte à une offre limitée

La feuille de route de Micron prévoit la HBM4 en 2026, la HBM4E en 2027, la HBM5 en 2028, la HBM5E en 2029 et la HBM6 en 2030. Ce calendrier présente la progression annuelle prévue par l’entreprise, avec le développement parallèle de produits standards et personnalisés, ainsi que de nouvelles conceptions verticales.

Micron affirme que sa HBM4 actuelle est déjà produite en grande série. Un empilement de 12 puces mémoire offre une capacité de 36 gigaoctets et une bande passante supérieure à 2,8 téraoctets par seconde, avec des débits dépassant 11 gigabits par seconde sur chaque broche.

L’entreprise revendique une efficacité énergétique supérieure de plus de 20 % à celle de la HBM3E. Elle échantillonne également une version comprenant 16 puces mémoire et offrant une capacité de 48 gigaoctets. Les produits personnalisés devraient intégrer dans la puce de base des fonctions mémoire et logiques adaptées aux besoins des clients, tandis que la gamme comprendra également des produits standards.

Micron indique avoir déjà vendu toute sa capacité d’approvisionnement en HBM pour 2026. Son directeur général, Sanjay Mehrotra, s’attend à ce que la demande dépasse l’offre jusqu’en 2027 et 2028. Une capacité supplémentaire d’assemblage à Singapour devrait contribuer à l’offre au premier semestre 2027.

Ces contraintes d’approvisionnement comptent pour les clients qui préparent des systèmes d’IA. Une bande passante mémoire accrue peut améliorer les performances du système, mais les clients ont aussi besoin de livraisons prévisibles, d’une consommation électrique maîtrisée et d’une capacité suffisante pour leurs charges de travail. Micron cherche à répondre à ces exigences en développant ses produits en étroite collaboration avec ses clients.

La même feuille de route concerne les téléphones, les serveurs et le stockage

Les projets de Micron ne se limitent pas à la HBM. L’entreprise prévoit que la LPDDR6 offrira une efficacité énergétique supérieure d’environ 35 % à celle de la LPDDR5, avec des gains plus importants pour certaines capacités. La mémoire LPDDR est utilisée dans les appareils mobiles et suscite également l’intérêt des centres de données en raison de ses caractéristiques énergétiques.

La DDR6 doit offrir environ deux fois la bande passante de la DDR5. Micron prévoit aussi un module RDIMM pour serveurs d’une capacité de 1 téraoctet, après avoir récemment échantillonné un module de 512 gigaoctets. Des modules de plus grande capacité permettent aux serveurs de conserver davantage d’informations en mémoire vive.

Pour la mémoire flash NAND, qui conserve les données même lorsque l’alimentation est coupée, Micron vise une montée en production de la génération 11 au second semestre 2027. La conception repose sur le collage de wafers et plus de 400 couches. Micron affirme qu’elle fera plus que doubler la densité de bits par rapport à la génération 9, vise une vitesse d’entrée-sortie multipliée par 1,5 et réduira de plus de 25 % l’énergie nécessaire au transfert de chaque bit.

La concurrence chinoise s’intensifie également dans la NAND. Selon les données d’Omdia, Yangtze Memory Technologies détenait 14,2 % du marché mondial de la NAND au deuxième trimestre, contre 28,1 % pour Samsung. En Chine, YMTC détenait 38,7 % du marché, devant Samsung et ses 33,4 %. La NAND utilise depuis des années l’empilement vertical des cellules, tandis que la DRAM fait face à une transition plus difficile en raison de la conception de ses cellules.

Les puces fonctionnelles et les coûts de production départageront les concurrents

Le choix de Micron concentre les efforts d’ingénierie sur le prolongement du 6F², l’amélioration du collage et la préparation de structures 3D. Samsung, SK Hynix et CXMT s’emploient à rendre fiable une architecture à cellules plus petites. Les deux voies comportent des risques de fabrication.

Pour le 4F², les difficultés comprennent l’espacement des condensateurs, les courants de fuite, les connexions électriques étroites et la maîtrise de la charge dans les transistors verticaux. Le collage impose des exigences d’alignement très strictes. Le bénéfice économique dépendra de la capacité à produire suffisamment de mémoire fonctionnelle pour compenser les étapes de fabrication supplémentaires et les coûts de développement.

Dans les deux stratégies, les fournisseurs d’équipements doivent répondre à de nouvelles exigences. Le dépôt par couches atomiques permet d’appliquer des revêtements extrêmement fins sur les structures, tandis que la gravure enlève de la matière pour former des éléments étroits et profonds. Ces deux procédés gagnent en importance à mesure que les structures mémoire deviennent plus hautes et plus complexes.

Les investisseurs ont vivement réagi aux perspectives concurrentes de pénurie d’offre et d’expansion future de la production chinoise. Le 16 octobre, l’action Micron a reculé de plus de 3 % et celle de SK Hynix de plus de 5 %, sur fond d’inquiétudes quant aux progrès de CXMT. Samsung et SK Hynix ont ensuite gagné environ 6 % lors des échanges en Corée du Sud le 21 octobre, illustrant la rapidité avec laquelle les anticipations ont évolué.

Pour les clients, la préoccupation est plus immédiate : quelle quantité de mémoire sera disponible pour leurs produits ? John Vinh, analyste chez KeyBanc, prévoit qu’une réorientation des capacités vers les centres de données pourrait réduire de 20 à 30 % l’offre de mémoire destinée aux PC et aux smartphones en 2027. Ses prévisions de prix incluent une hausse de 15 à 20 % pour la DRAM au quatrième trimestre 2026 et d’environ 20 % pour la NAND.

Les prochaines étapes concrètes sont le lancement prévu par CXMT de sa mémoire pour serveurs avant la fin de 2026, la contribution des capacités supplémentaires d’assemblage de Micron au début de 2027, puis la montée en production de la 1-delta et de la NAND de génération 11 au second semestre 2027. La qualification par les clients, le volume de puces fonctionnelles et les coûts de fabrication montreront comment ces stratégies concurrentes se traduisent en produits.

Points clés

• Micron a écarté la DRAM 4F² au profit du prolongement du 6F², du collage de wafers et du développement de la DRAM 3D.
• La production en volume de sa DRAM 1-delta doit commencer à Boise au second semestre 2027, avec un gain de densité visé de l’ordre de 20 à 25 %.
• Samsung et SK Hynix étudient des structures à transistors verticaux en 4F², parallèlement au collage et à des travaux de plus long terme sur la DRAM 3D.
• CXMT vise le lancement d’une mémoire pour serveurs en 4F² avant la fin de 2026 ; l’échelle de production reste inconnue.
• La HBM verticale placerait la mémoire directement au-dessus des processeurs pour augmenter la bande passante, la gestion thermique constituant un enjeu central.
• Micron prévoit de faire progresser ses générations de HBM jusqu’en 2030 et s’attend à ce que l’offre de mémoire reste tendue en 2027 et 2028.