TSMC vise une production en EUV High-NA en 2030, misant sur la maturité de la technologie et la baisse des coûts

Un lancement en 2030, suivi d’une transition vers des masques plus grands

TSMC prévoit de commencer à utiliser la technologie de lithographie EUV High-NA d’ASML pour la production de masse de puces avancées en 2030. L’entreprise préfère attendre que la technologie soit mieux adaptée à la fabrication et que ses coûts soient plus appropriés, tandis qu’Intel acquiert de l’expérience avec ces équipements. Son président-directeur général, C.C. Wei, estime que ce lancement plus tardif ne désavantagera pas le fabricant taïwanais de puces face à ses concurrents.

Le calendrier comporte deux étapes. TSMC utilisera d’abord les photomasques existants de 6 pouces, qui portent les motifs des circuits transférés sur les plaquettes de silicium. Une initiative conjointe avec ASML vise à mettre en place une ligne pilote pour des masques plus grands, de 12 pouces, d’ici 2031, puis à disposer d’ici 2033 de systèmes de lithographie capables de prendre en charge la production de puces avancées.

ASML et TSMC ont présenté ces échéances dans leur annonce technologique commune du 8 septembre 2026. Les entreprises ont indiqué avoir lancé cette initiative la veille, avant la conférence SPIE BACUS à Monterey, en Californie. Elles visent à accroître la productivité des usines, à réduire les coûts de fabrication des puces et à lever certaines contraintes lors de l’impression de grands motifs de circuits.

Wei a réaffirmé le projet d’adoption en 2030 lors de la présentation des résultats du troisième trimestre de TSMC aux investisseurs. Sa position lie l’achat et l’utilisation d’un nouvel équipement puissant aux exigences pratiques d’une production fiable, à un prix acceptable pour les clients.

Pourquoi TSMC attend que la technologie soit prête pour la production

Wei a évoqué trois conditions à réunir avant d’introduire un nouvel équipement en production de masse : des capacités techniques, un coût raisonnable et une technologie arrivée à maturité. Il accorde la plus grande importance à ce dernier point : les équipements et les procédés de fabrication associés doivent permettre une utilisation fiable à grande échelle.

TSMC s’attend à ce que l’EUV High-NA réponde plus facilement à ces conditions en 2030. L’entreprise améliore l’efficacité de sa production et travaille en étroite collaboration avec ASML, tout en poursuivant le développement de procédés avancés avec ses technologies de lithographie actuelles.

Le prix des machines d’exposition High-NA est estimé à environ 400 millions de dollars. À ce niveau de prix, la décision commerciale ne dépend pas seulement de la finesse des motifs imprimés. TSMC doit aussi évaluer le nombre de plaquettes pouvant être traitées, la régularité de fonctionnement des machines et le nombre de puces utilisables obtenues en production.

Pour un client, une puce utilisable compte davantage qu’une étape d’exposition menée à bien. Une machine plus coûteuse peut rester rentable si elle permet de supprimer d’autres étapes de fabrication ou d’augmenter la production. Le calendrier de Wei repose sur l’idée que les conditions techniques et financières seront réunies pour répondre aux besoins de production de TSMC d’ici 2030.

Ce que le High-NA change dans une usine de puces

La lithographie utilise la lumière pour transférer des motifs de circuits sur une plaquette de silicium recouverte d’une couche photosensible. Les fabricants de puces répètent cette étape, ainsi que d’autres opérations, pour créer les nombreuses couches qui composent un processeur. EUV signifie « ultraviolet extrême » : il s’agit du type de lumière utilisé pour produire des motifs extrêmement fins.

Le High-NA améliore le système optique. L’ouverture numérique, abrégée en NA, caractérise sa capacité à capter la lumière et à distinguer les détails fins. Les systèmes EUV actuels ont une NA de 0,33 ; le High-NA la porte à 0,55.

La résolution minimale annoncée passe d’environ 13 nanomètres à 8 nanomètres en une seule exposition. D’après ces deux valeurs, la dimension minimale résolue diminue d’environ 38 %. Pour certains motifs, cette résolution plus fine pourrait remplacer deux expositions ou plus par une seule, réduisant ainsi le nombre d’étapes de fabrication, le temps de production et les risques de défauts.

Cette évolution optique entraîne aussi une contrainte : avec les masques actuels, le High-NA expose une zone d’environ la moitié de la taille d’un champ d’exposition EUV classique. Un grand motif de puce peut donc nécessiter plusieurs expositions distinctes, raccordées à l’aide d’un procédé appelé « stitching ». La taille des masques devient ainsi un aspect essentiel de la transition, en particulier pour les grands processeurs utilisés dans l’intelligence artificielle.

Pourquoi des photomasques plus grands sont importants

TSMC et ASML prévoient de passer du format de masque actuel, d’environ 6 × 6 pouces, à un format plus grand, décrit comme des masques de 12 pouces, soit environ 6 × 12 pouces. Ces dimensions désignent les masques à motifs utilisés par les équipements de lithographie. Les plaquettes de silicium sont les disques distincts sur lesquels les puces sont fabriquées.

Les entreprises s’attendent à ce que les masques plus grands accroissent la productivité des scanners, réduisent les coûts de fabrication des puces et lèvent les contraintes liées au stitching. Un scanner est une machine de lithographie qui projette le motif du masque sur la plaquette. Sa productivité détermine la quantité de travail qu’une usine peut réaliser avec des équipements coûteux.

Le président-directeur général d’ASML, Christophe Fouquet, a expliqué la séquence prévue dans l’annonce commune :

Nous nous attendons à ce que l’adoption de l’EUV High-NA progresse au fil de l’évolution des technologies de fabrication des dispositifs : d’abord avec les masques actuels de 6 pouces, puis avec des masques de 12 pouces, qui amélioreront la productivité des scanners et permettront à l’industrie de répondre à la demande de puces plus petites, plus rapides et plus économes en énergie.

La transition nécessite des évolutions qui dépassent le scanner lui-même. La fabrication des masques, les outils d’écriture, les équipements de manutention et les logiciels de conception doivent prendre en charge le format plus grand. Le plan de production initial de TSMC pour 2030 repose sur la taille de masque déjà établie ; le format supérieur suivra lorsque les systèmes associés seront prêts.

Les échéances jusqu’en 2033

Le calendrier de TSMC distingue la première utilisation du High-NA en production de masse de l’arrivée ultérieure des masques plus grands. L’annonce commune fixe trois objectifs de fabrication, tandis que la feuille de route des procédés de l’entreprise prévoit plusieurs générations de puces d’ici là.

• 2025 : le procédé N2 de TSMC est entré en production de masse au quatrième trimestre.
• 2027 : le lancement de la production à titre d’essai d’A14 est attendu.
• 2028 : le début de la production de masse d’A14 est prévu.
• 2029 : A13 et A12 devraient entrer en production de masse avec la technologie EUV actuelle.
• 2030 : TSMC prévoit de commencer la production de masse en EUV High-NA pour les nœuds avancés, avec les masques actuels de 6 pouces.
• 2031 : l’initiative d’ASML et de TSMC vise la mise en place d’une ligne pilote pour des photomasques de 12 pouces.
• 2033 : l’initiative vise la mise au point de systèmes de lithographie prêts pour la production de puces avancées avec les masques plus grands.

L’annonce de septembre présente les dates de 2031 et 2033 comme des objectifs. Une ligne pilote permet aux entreprises de développer et d’affiner une méthode de fabrication avant d’en étendre la production. La mise au point complète du système suppose que les équipements et les procédés associés fonctionnent de concert.

TSMC n’a pas précisé quel sera le premier nœud de procédé à utiliser le High-NA en 2030, combien de machines l’entreprise compte déployer ni les économies attendues. A10 et A11 font l’objet de spéculations parmi les candidats possibles, tandis que le développement d’A10 a été mentionné dans l’organisation de recherche de TSMC. L’annonce officielle de l’adoption de la technologie ne précise pas le premier nœud concerné.

Intel et Samsung avancent plus tôt

Intel a assemblé son premier système commercial EUV High-NA dans l’Oregon en 2024, puis a commencé à utiliser cette technologie pour certaines couches de production. Intel et ASML ont évoqué des applications concernant Intel 18A et certains processeurs Panther Lake vendus sous le nom Core Ultra Series 3.

En septembre 2026, Intel et ASML ont indiqué que plus d’un million de plaquettes avaient été traitées avec des équipements High-NA. Ce total comprend la validation des équipements, les tests, la recherche et une partie de la production de couches spécifiques à certains produits. Intel a déclaré que les couches sélectionnées d’Intel 18A fabriquées avec le High-NA obtenaient des performances égales ou supérieures à celles obtenues avec l’EUV actuel à NA de 0,33.

Samsung a également annoncé son intention d’introduire l’EUV High-NA dans la production de masse de mémoire DRAM d’ici 2028. La DRAM est une mémoire qui conserve temporairement des informations lorsqu’un ordinateur ou un autre appareil fonctionne. Samsung s’attend à ce qu’une lithographie plus fine simplifie certaines étapes de la fabrication de la mémoire et en améliore l’efficacité.

Les entreprises suivent donc des calendriers de production et des usages différents. Intel acquiert de l’expérience sur certaines couches de puces logiques, Samsung vise la mémoire et TSMC poursuit sa stratégie actuelle en matière d’équipements avant de lancer la production High-NA en 2030. Toutes trois sont présentées comme participant à la transition vers des masques plus grands.

La demande pour A14 progresse avant l’arrivée du High-NA

Les projets de TSMC à plus court terme suivent un autre calendrier. Wei a indiqué que l’entreprise échangeait avec davantage de clients sur A14 que sur N2 et s’attendait à ce qu’A14 devienne un nœud plus important. Un nœud désigne une génération de technologie de fabrication, assortie de ses propres règles de conception, caractéristiques de performance et procédés de production.

Le début de production d’A14, prévu en 2028, précède de deux ans l’introduction du High-NA envisagée par TSMC. A13, présenté comme une évolution d’A14, devrait offrir une densité de transistors supérieure d’environ 6 %. A12 apporte à la plateforme A14 la technologie d’alimentation par l’arrière Super Power Rail de TSMC.

L’alimentation par l’arrière achemine l’électricité par la face arrière de la puce, libérant de l’espace ailleurs pour les connexions de signal. Wei a indiqué que son adoption dépendait des besoins de chaque produit : certains accélérateurs d’IA pourraient l’utiliser, contrairement à certains produits pour smartphones.

Wei a également indiqué que TSMC se préparait à augmenter en parallèle la production de petites puces pour smartphones et de bien plus grands accélérateurs d’IA. Il a qualifié la courbe d’apprentissage de la fabrication de raisonnable et affirmé que les clients étaient satisfaits. À court terme, ceux-ci doivent choisir parmi les procédés et fonctionnalités adaptés à leurs produits ; le High-NA viendra ensuite s’ajouter à cet éventail d’outils de fabrication.

Les boîtiers avancés se développent en parallèle des circuits plus fins

TSMC développe également des boîtiers avancés de plus grande taille, qui relient plusieurs puces et composants mémoire. Wei a indiqué que l’entreprise pouvait produire en masse des produits atteignant cinq fois la taille d’un réticule, avec de bons rendements, et qu’elle développait des boîtiers de neuf fois puis, à terme, de 14 fois cette taille.

Un réticule est un masque qui porte un motif de circuit. Dans le domaine du conditionnement, les multiples de la taille d’un réticule décrivent la taille du boîtier assemblé par rapport à un champ de lithographie standard. Le conditionnement relie plusieurs composants pour former un système opérationnel, tandis que la lithographie crée les motifs lors de la fabrication des puces.

Wei a indiqué que le CoWoS restait la solution de conditionnement privilégiée par les clients. TSMC développe aussi le CoPoS, une approche reposant sur des panneaux, afin de réduire les coûts à l’avenir. Les boîtiers de grande taille sont importants pour les systèmes d’IA, car ils permettent de relier étroitement les puces de calcul et la mémoire au sein d’un même assemblage.

L’annonce officielle sur le High-NA relie la demande future pour ces équipements à la complexité croissante des architectures de transistors utilisées dans les applications d’IA. TSMC s’attend à ce que le nombre de couches nécessitant l’EUV High-NA augmente au fil des générations de procédés. Son plan associe donc une fabrication de puces plus fine à des solutions de conditionnement plus grandes et plus performantes.

Les capacités de production et les dépenses suivent les besoins des clients

La planification des capacités de TSMC tient compte des clients qui conçoivent des puces comme des entreprises qui exploitent leurs propres usines. Wei a indiqué que l’entreprise traitait les deux groupes sur un pied d’égalité et tenait compte des capacités de fabrication internes d’un client pour décider du volume de production à mettre en place.

Wei a également indiqué que TSMC interdisait en règle générale à ses clients de revendre ou de mettre aux enchères leurs réservations de capacité. De rares accords portant sur des licences de masques couvrent de très petites quantités de plaquettes. Cette politique donne à TSMC un rôle plus direct dans la répartition de ses capacités de production entre les produits de ses clients.

Le directeur financier, Wendell Huang, a indiqué que les dépenses d’investissement prévues entre 2026 et 2028 devraient être nettement supérieures à celles des trois années précédentes, même si les chiffres détaillés pour 2027 et les années suivantes étaient encore trop incertains pour être communiqués. Il a expliqué que les coûts des équipements, des matériaux et de la main-d’œuvre augmentaient, tandis que les perspectives de demande à long terme des clients restaient le principal moteur des investissements.

TSMC s’attend également à ce que l’expansion de ses usines à l’étranger réduise sa marge brute de 3 à 4 points de pourcentage au cours de la dernière partie de son plan quinquennal. Ces pressions sur les dépenses aident à comprendre l’importance accordée à la productivité dans la décision concernant le High-NA. Une machine d’environ 400 millions de dollars doit s’inscrire dans un plan bien plus vaste, qui porte sur la production des usines, la demande des clients et la rentabilité.

Wei a expliqué ainsi l’objectif de la collaboration dans l’annonce commune :

Nous avons toujours estimé que lorsque l’industrie travaille ensemble pour résoudre des problèmes complexes, nous ouvrons des perspectives qu’aucune entreprise ne pourrait atteindre seule.

TSMC s’engage à lancer la production avec le High-NA en 2030, puis à tirer parti des gains de productivité supplémentaires qu’apporteront les masques plus grands, à mesure que l’industrie achèvera l’étape suivante du développement. Les clients en constateront les résultats dans les procédés de fabrication, les capacités disponibles et les coûts de leurs futures puces.

À retenir

• TSMC prévoit de commencer la production de masse en EUV High-NA pour les nœuds avancés en 2030.
• Wei explique que le calendrier dépend de la maturité technique et d’un coût raisonnable, et estime qu’une adoption plus tardive ne créera pas de désavantage concurrentiel.
• La production initiale utilisera les masques actuels de 6 pouces.
• TSMC et ASML visent une ligne pilote pour les masques plus grands d’ici 2031 et des systèmes prêts à prendre en charge leur utilisation en production d’ici 2033.
• Intel a utilisé le High-NA pour certaines couches de production ; Samsung vise la production de DRAM d’ici 2028.
• La production de masse d’A14 est prévue en 2028, avant l’introduction du High-NA par TSMC.
• TSMC n’a pas encore précisé quel sera son premier nœud de procédé High-NA, ni le nombre d’équipements nécessaires ou les économies attendues.