TSMC développe le packaging avancé face à une demande de puces IA supérieure aux capacités

Des packages d’IA plus grands, des capacités plus tendues

TSMC développe la technologie qui relie les processeurs d’IA à la mémoire, avec un projet de plateforme de packaging capable d’intégrer 20 composants de mémoire à large bande passante en 2028, puis une version pouvant en accueillir 24 en 2029. Ces objectifs montrent que la course aux puces d’intelligence artificielle plus rapides dépend désormais de l’assemblage de systèmes plus grands et plus complexes, autant que de la miniaturisation des transistors.

Lors du Taiwan Technology Symposium 2026, à Hsinchu, le 14 mai, Yuan Li-pen, vice-président du développement commercial de TSMC, a annoncé le lancement de la production de masse, en 2026, d’une plateforme Chip on Wafer on Substrate (CoWoS) de 5,5 tailles de réticule. Il a indiqué que son rendement de fabrication dépassait 98 %. La taille de réticule se rapporte à la surface couverte par un champ d’exposition en lithographie et permet au secteur de décrire les dimensions de ces packages toujours plus grands.

Cette expansion fait suite à un avertissement du président-directeur général C.C. Wei, qui avait déclaré, lors de la conférence téléphonique sur les résultats du 16 avril, que les capacités de packaging avancé restaient très tendues. TSMC prévoit que son budget d’investissement pour 2026 approchera le haut de la fourchette comprise entre 52 et 56 milliards de dollars, même si ces dépenses couvrent aussi la fabrication de puces et d’autres investissements.

Ces évolutions mettent en évidence une contrainte que la construction de nouvelles usines de wafers ne peut, à elle seule, résoudre. Nvidia et AMD ont besoin à la fois de puces de processeur fonctionnelles et de capacités suffisantes pour les relier à la mémoire. Une puce est un morceau individuel de silicium contenant les circuits d’un processeur. Sans le bon package, même une puce avancée ne peut devenir un accélérateur d’IA prêt à l’emploi.

Le problème de capacité dépasse également les frontières. Selon des informations sur son réseau de production, les puces fabriquées dans l’usine de TSMC en Arizona sont toujours envoyées à Taïwan pour y être conditionnées. Deux usines de packaging prévues en Arizona pourraient raccourcir ce trajet, mais leurs dates d’achèvement n’ont pas été communiquées.

Pourquoi le package détermine désormais les performances

Pendant des décennies, les progrès des semi-conducteurs ont consisté à intégrer toujours plus de transistors sur une seule puce. Gordon Moore, cofondateur d’Intel, avait observé que leur nombre avait tendance à doubler environ tous les deux ans. Des transistors plus petits ont aidé les fabricants à améliorer les performances de calcul et l’efficacité énergétique, mais maintenir ce rythme est devenu plus difficile et plus coûteux.

AMD et Intel ont commencé à réagir avant l’actuel essor de l’IA en divisant les grands processeurs en plusieurs puces. Différentes fonctions pouvaient ainsi recourir à différents procédés de fabrication, réservant les technologies avancées coûteuses aux circuits qui en tiraient le plus grand bénéfice. Des puces plus petites peuvent aussi améliorer l’économie de production, puisqu’un défaut n’oblige pas à mettre au rebut un seul et immense morceau de silicium.

Pour les accélérateurs d’IA, l’objectif immédiat est souvent la performance plutôt que la simple réduction des coûts de fabrication. Les circuits de calcul puissants ont besoin d’un apport continu de données. La mémoire à large bande passante, ou HBM, utilise des puces mémoire empilées et de nombreuses connexions pour transmettre rapidement les données. La placer près du processeur aide à éviter que les ressources de calcul restent inactives en attendant des informations.

Paul Rousseau, responsable des solutions de packaging pour TSMC North America, a expliqué comment CoWoS répond à ce problème :

Il est tout simplement impossible d’intégrer suffisamment de mémoire dans votre puce de calcul pour l’utiliser pleinement. Avec CoWoS, nous pouvons donc placer la mémoire HBM juste à côté du calcul, de manière très efficace.

CoWoS est qualifié de packaging 2,5D, car les composants de processeur et de mémoire sont placés côte à côte sur une structure de câblage supplémentaire, plutôt que d’être reliés uniquement par un circuit imprimé classique. Cette structure, appelée interposeur, permet des connexions denses entre les composants. Le packaging fait donc partie de la conception du processeur et ne se limite pas à une enveloppe protectrice ajoutée après la fabrication.

Nvidia et AMD ont besoin de configurations différentes

TSMC a introduit sa technique de packaging 2,5D en 2012 et en a développé plusieurs générations successives. Les GPU Blackwell de Nvidia utilisent CoWoS-L, la dernière génération évoquée dans les informations publiées. Nvidia aurait réservé la majorité des capacités CoWoS les plus avancées de TSMC, ce qui inquiète les autres clients quant à l’accès à cette technologie précise.

Le passage du H100 de Nvidia à Blackwell montre l’importance du packaging, même sans changement spectaculaire de nœud de fabrication. Le H100 utilise le procédé 4 nanomètres de TSMC et CoWoS, avec de la mémoire HBM fournie par SK Hynix. Blackwell utilise le procédé N4P et de la mémoire HBM3e : il combine ainsi des évolutions de la conception des puces, de la mémoire et de l’intégration, au lieu de s’appuyer uniquement sur la miniaturisation des transistors.

Le MI300 d’AMD emprunte une autre voie. Il utilise les technologies 5 et 6 nanomètres de TSMC, avec la technologie System on Integrated Chips (SoIC) pour l’intégration verticale, avant que CoWoS ne relie l’ensemble à la mémoire HBM. Cette approche ajoute une étape de packaging avancé à la séquence de fabrication.

Cette distinction compte pour évaluer les pénuries. CoWoS et SoIC remplissent des fonctions différentes, et développer l’une ne supprime pas automatiquement les contraintes pesant sur l’autre. Les clients ont aussi besoin de la génération et de la taille de package appropriées, et non d’un simple accès à un ensemble indifférencié de capacités de packaging.

La demande ne se limite pas aux commandes de puces : elle concerne aussi les installations informatiques concrètes. Le cluster de supercalcul de Taïwan prévu par Foxconn, annoncé avec Nvidia, représente un investissement de 1,4 milliard de dollars et devrait entrer en activité au premier semestre 2026. Le déploiement prévu de systèmes Blackwell GB300 illustre la manière dont l’approvisionnement en accélérateurs influe sur le calendrier d’infrastructures plus vastes, même si l’annonce ne permet pas d’établir si le site a ouvert.

Une expansion rapide qui n’a pas mis fin à la pénurie

Rousseau estime que les capacités CoWoS progressent à un taux de croissance annuel composé de 80 %. Lors du symposium de mai, B.Z. Tien, vice-président des opérations et de l’ingénierie des technologies avancées de TSMC, a prévu une hausse annuelle des capacités supérieure à 80 % pour CoWoS et SoIC jusqu’en 2027. Ces chiffres décrivent le rythme de l’expansion, et ne prouvent pas que la demande est entièrement satisfaite.

Des estimations antérieures donnent une idée de l’ampleur de cette montée en puissance. Les capacités mensuelles de CoWoS étaient estimées à 15 000 unités en 2023, et les prévisions tablaient sur 45 000 à 50 000 unités fin 2024. Cela aurait représenté trois à environ 3,3 fois le niveau de 2023. Les mêmes informations prévoyaient environ 50 000 unités fin 2025.

Pour SoIC, les estimations sont passées de 2 000 unités par mois fin 2023 à une projection de 5 000 à 6 000 fin 2024, puis de 10 000 fin 2025. Il s’agissait de prévisions formulées à l’époque, et non de volumes de production confirmés. Ces nombres ne doivent pas être considérés comme une mesure directe des livraisons d’accélérateurs finis.

Selon des informations publiées durant cette période antérieure, Nvidia et AMD avaient réservé des capacités CoWoS et SoIC pour 2024 et 2025. La preuve la plus récente que les tensions persistent est la déclaration de Wei, en avril 2026, selon laquelle les capacités de packaging avancé restaient tendues malgré leur expansion.

TSMC a converti d’anciennes usines de wafers au packaging et augmente progressivement la production dans deux nouvelles usines de packaging à Taïwan. Son rapport annuel 2025 prévoit de nouveaux investissements dans des installations de packaging avancé en plusieurs endroits de Taïwan au cours des prochaines années. Le rapport cite CoWoS, InFO, SoIC et Compact Universal Photonic Engine (COUPE) parmi les technologies d’intégration en développement.

Taïwan reste au cœur de la chaîne de fabrication

L’expansion des capacités de production de wafers de TSMC à l’étranger ne permet pas encore de disposer d’une chaîne de fabrication locale complète pour les puces d’IA avancées. Selon des informations sur le réseau de packaging de l’entreprise, les puces fabriquées en Arizona sont toujours acheminées à Taïwan pour cette étape. Les usines de packaging prévues en Arizona répondraient à l’absence d’une capacité locale, plutôt que de faire double emploi avec un service déjà en place.

Jan Vardaman, spécialiste du packaging chez TechSearch International, a déclaré que l’implantation du packaging près de l’usine de wafers d’Arizona réduirait les délais en évitant les allers-retours entre l’Asie et les États-Unis. TSMC n’a pas indiqué quand ces installations seraient achevées : il est donc impossible de leur attribuer une date précise de mise en service.

Le calendrier d’expansion de la production de wafers est plus précis. Dans la transcription de sa conférence sur les résultats d’avril, TSMC a indiqué qu’une nouvelle usine 3 nanomètres à Tainan commencerait la production en volume au premier semestre 2027. La deuxième usine d’Arizona est prévue pour le second semestre 2027, et la deuxième usine du Japon pour 2028.

TSMC convertit également des équipements 5 nanomètres à Tainan pour soutenir la production 3 nanomètres et gère de manière flexible les capacités de ses procédés N7, N5 et N3. Ces mesures augmentent la production de wafers, mais le matériel d’IA fini nécessite aussi les capacités de packaging et l’approvisionnement en mémoire correspondants. Développer chaque étape selon un calendrier compatible est donc essentiel pour livrer des produits utilisables.

Des packages plus grands posent des problèmes d’ingénierie plus complexes

Les prochaines plateformes CoWoS visent à relier davantage de silicium de calcul et de mémoire au sein d’un même assemblage. Yuan a indiqué que la plateforme de 2028 atteindrait 14 tailles de réticule et intégrerait 20 composants HBM. Une version prenant en charge 24 composants est prévue pour 2029. Il s’agit d’objectifs de développement, et non de capacités déjà accessibles aux clients.

Le rendement est un indicateur important, car il mesure la part de la production qui respecte les normes requises. Le chiffre de plus de 98 % communiqué pour Yuan concerne la technologie CoWoS de TSMC à 5,5 tailles de réticule. Selon des informations publiées, le rendement d’EMIB-T d’Intel avoisinerait également 90 %, tandis que celui du procédé 2 nanomètres de Samsung se situerait dans le milieu de la fourchette des 50 %. Ces chiffres ne permettent pas d’établir un classement direct valable : ils portent sur des technologies différentes, et le chiffre de Samsung concerne la fabrication de transistors, non le packaging.

Wei a identifié les contraintes mécaniques, le gauchissement et les limites thermiques parmi les difficultés posées par les packages plus grands. Le gauchissement désigne la déformation d’un assemblage qui s’écarte de sa forme prévue, ce qui peut compliquer le maintien de connexions précises. Les limites thermiques concernent la quantité de chaleur que le système peut produire et évacuer tout en fonctionnant de manière fiable.

TSMC développe également le Chip on Panel on Substrate (CoPoS). Wei a déclaré que l’entreprise avait mis en place une ligne pilote et prévoyait une production quelques années plus tard. Il a précisé que, lors de la conférence téléphonique d’avril, les grands packages CoWoS restaient la principale solution d’approvisionnement. Une ligne pilote permet à une entreprise de tester des méthodes de fabrication avant de s’engager dans une production commerciale plus large.

L’empilement ouvre une autre voie, avec une réserve sur le calendrier

L’intégration verticale pousse le concept plus loin en plaçant les puces les unes au-dessus des autres. TSMC appelle sa technologie SoIC, tandis que l’approche évoquée d’Intel s’appelle Foveros Direct. Des connexions plus courtes peuvent permettre à des composants étroitement liés de fonctionner davantage comme une seule puce, mais l’empilement complique aussi la gestion thermique et l’assemblage.

Les informations publiées divergent sur le calendrier des produits SoIC. Rousseau a estimé que les produits utilisant cette technologie n’arriveraient probablement que dans quelques années, tandis qu’un article antérieur sur le MI300 d’AMD indique que SoIC fait partie de son processus de fabrication. Sa déclaration plus générale ne doit donc pas être interprétée comme une date de première utilisation commerciale de SoIC. Elle peut concerner de prochaines applications, mais son périmètre n’a pas été précisé.

Les fabricants de mémoire Samsung, SK Hynix et Micron utilisent déjà l’empilement vertical pour produire leur mémoire HBM. Il s’agit d’une pratique distincte de l’empilement de puces de calcul, même si toutes deux reposent sur un assemblage avancé et des connexions précises.

Le collage hybride constitue une autre évolution : il peut remplacer les connexions saillantes par des plots de cuivre étroitement assemblés. Vardaman a expliqué l’avantage électrique de cette approche :

Au lieu d’une bosse, nous pourrions établir une connexion entre deux plots, presque sans distance entre eux, ce qui améliorerait les performances en matière d’alimentation électrique.

L’objectif est d’intégrer davantage de connexions dans une petite surface tout en réduisant la distance parcourue par les signaux. Cette méthode offre un autre moyen d’améliorer la circulation des données sans dépendre entièrement d’un nouveau procédé de fabrication des transistors.

Intel, les partenaires d’assemblage et les fournisseurs d’équipements prennent de l’importance

Intel propose une autre approche de l’intégration, appelée Embedded Multi-die Interconnect Bridge (EMIB). Au lieu d’utiliser un interposeur complet pour les connexions décrites avec CoWoS, cette méthode place de petits ponts en silicium là où les composants doivent communiquer. Mark Gardner, responsable des services de fonderie d’Intel, a déclaré que cette approche présentait un avantage en matière de coûts.

Amazon et Cisco comptent parmi les clients du packaging d’Intel, et Gardner a indiqué que l’entreprise fournissait de tels services depuis 2022. Des informations évoquent également des projets de packaging par Intel de puces sur mesure pour SpaceX, xAI et Tesla, dans la future Terafab d’Elon Musk au Texas. Ces projets ne doivent pas être confondus avec des capacités de production opérationnelles ou des livraisons déjà effectuées.

TSMC développe en parallèle ses activités internes de packaging et fait appel à des entreprises sous-traitantes spécialisées dans l’assemblage et les tests de semi-conducteurs, dites OSAT. Wei a confirmé que les capacités tendues nécessitaient une coopération avec ces partenaires. Certaines étapes de packaging auraient été confiées à ASE et Amkor, et ASE prévoit de doubler ses ventes de packaging avancé en 2026.

Les fournisseurs d’équipements sont exposés au même cycle d’investissement. Gary Dickerson, directeur général d’Applied Materials, a déclaré en août que le chiffre d’affaires lié au packaging devait croître de plus de 70 % cette année-là. Les informations disponibles ne précisent pas l’année civile concernée : ce chiffre ne doit donc pas être présenté comme une prévision confirmée pour 2026.

Ces évolutions montrent que l’augmentation des activités internes de TSMC n’exclut pas nécessairement les entreprises spécialisées dans l’assemblage. Lorsque la demande dépasse les capacités, la fonderie, ses partenaires et les fournisseurs d’équipements peuvent tous bénéficier de cette expansion.

Les prochaines dates de production importantes

Les résultats financiers officiels de TSMC permettent de replacer ces investissements dans leur contexte. Le chiffre d’affaires a atteint 122,42 milliards de dollars en 2025, en hausse de 35,9 % en dollars américains. Les procédés avancés de 7 nanomètres et moins ont représenté 74 % du chiffre d’affaires lié aux wafers, contre 69 % en 2024, soit une hausse de cinq points de pourcentage. Il s’agit de chiffres de l’entreprise et de son activité sur les wafers, et non d’une mesure distincte du chiffre d’affaires du packaging.

Le rapport annuel indique que la technologie 2 nanomètres est entrée en production à grand volume au quatrième trimestre 2025. TSMC prévoit la production des technologies N2P et A16 au second semestre 2026, ce qui confirme que le développement des transistors se poursuit parallèlement à l’expansion du packaging. Le calendrier annoncé comprend désormais :

• 16 avril 2026 : TSMC a confirmé que les capacités de packaging avancé étaient tendues et que ses dépenses d’investissement se situaient vers le haut de la fourchette de 52 à 56 milliards de dollars.
• 14 mai 2026 : des dirigeants ont annoncé la production de masse, en 2026, de CoWoS à 5,5 tailles de réticule et présenté des plateformes plus grandes pour l’avenir.
• Second semestre 2026 : la production en volume des technologies N2P et A16 est prévue.
• 2027 : la nouvelle production 3 nanomètres est prévue à Tainan au premier semestre et en Arizona au second semestre.
• 2028 : la deuxième usine du Japon et la plateforme CoWoS à 14 tailles de réticule, compatible avec 20 composants HBM, doivent entrer en production.
• 2029 : une version de CoWoS compatible avec 24 composants HBM est prévue.

La date d’achèvement des installations de packaging d’Arizona et une date ferme de production commerciale de CoPoS restent inconnues. Les objectifs concernant les packages CoWoS plus grands ne précisent pas non plus quels clients disposeront de capacités ni dans quelle mesure. TSMC doit transformer cette expansion rapide en une production suffisante à chaque étape nécessaire, tout en garantissant la fiabilité d’assemblages toujours plus grands.

Points clés

• Selon TSMC, les capacités de packaging avancé restent tendues malgré une expansion rapide.
• Sa plateforme CoWoS à 5,5 tailles de réticule doit entrer en production de masse en 2026, avec un rendement annoncé supérieur à 98 %.
• Les plateformes CoWoS de plus grande taille visent à prendre en charge 20 composants HBM en 2028, puis 24 en 2029.
• La production de wafers en Arizona dépend toujours du packaging à Taïwan ; les dates d’achèvement de deux installations de packaging prévues aux États-Unis n’ont pas été communiquées.
• Nvidia utilise CoWoS, tandis que le MI300 d’AMD associe l’intégration verticale SoIC à CoWoS.
• Les dépenses d’investissement de TSMC en 2026 devraient se situer près du haut de la fourchette de 52 à 56 milliards de dollars, qui couvre plusieurs investissements de fabrication.
• Intel, ASE, Amkor et les fournisseurs d’équipements jouent un rôle croissant à mesure que le packaging devient un facteur limitant de l’approvisionnement en matériel d’IA.